●VFOドリフト補正回路　CQ　1983　10月号P405/JA2DRF

出典　CQ　1983　10月号P405/JA2DRF

●回路の働き

・U6のD-FFは、3.81HZ毎の単発パルスを打ち出すので、その度にU1 74LS93はリセットされて、Qa=Qb=Qc=Qd=Lとなる。
・U1 74LS93は、リセットパルスが無いときは、単なる÷8分周器として機能し,VFO=13MHzの8分の1の　1.625MHｚを出力する。

・U2のD-FFは、クロック3.81Hzで駆動され、クロックの立上りでD端子入力（5ﾋﾟﾝ）のデータをQ（1ﾋﾟﾝ）に移動する。
・U3は積分回路で下図のように、周波数ドリフトがあると補正する方向に出力電圧が変化する。VmからVmcへ。
・フィードバック系が安定してロックする条件は、U1 74LS93が、パルス3.81Hzでリセットされたときと、VFOの÷8分周信号が、Lとなるタイミングが一致しているとき。

●成功の秘訣

実際に実験はしていないが、成功させるこつは、以下の点と思われる。

・U3のOPアンプは、漏れだし電流の少ないJ-FET型を使うこと。またC3;1μFもリークの少ないタンタルコンを使う。

・U1 74LS93への入力は、TTLレベルで歪のない信号とすること。本誌のような簡略なTRフォロワーでは、レベル調整が難しいのではないか？

・U3の出力回路に　時定数の長い適切なLPFが必要な感じもするが、発表例ではついていないのでそれで良いのかもしれない。

・VFOがドリフトするたびにVCOへの出力電圧は、ドリフトしていき、OPアンプの振幅電圧を越えてしまったかどうかは、人間が監視するしかないので、注意が必要。

・PICの題材として大変興味がある。