●PLL ICの変遷
PLL ICといえば、パラレル設定のMC145163がポピュラーであったが、廃品種となり、店頭在庫品は、高騰しているようだ。
大量生産通信機器には、シリアル設定PLLのほうが圧倒的に使い易く、パラレル設定ICが消えて行くのは”盛者必衰の流れ”かともさびしく感ずる
「唯一その目的用途のPLL VFOが製作できれば十分なアマチュアには、パラレル設定ICのほうが扱いやすい」と以前は思っていた。
が、最近はワンチップPICの利用も容易になり、その組み合わせで感動（完動）すると、パラレル設定ICは使う気がしなくなる。事実、1個買置きしていたMC145163は不良在庫となってしまった。
シリアル設定プログラムも一度作れば、そのルーチンは共通リソースとして繰り返し使えるし、何と言っても3本の信号線で自由に遠隔設定ができ、分周比をかえるのもソフトの変更のみで済むメリットは大きい。
●東芝PLL IC TC9256P
外周器は、16P-DIPで、PIC16F84より2ピン相当分だけ小さい。
データシートは、
東芝のHPよりダウンロードできる。
入手は
敬誠で購入した。
●TC9256Pの特徴
以下は、実際に使ってみた機能を私なりに咀嚼して記入してあることを断っておく。実際の使用に当たっては、東芝HPのデータシートを参照されたい。
内部構造の概要を左に示す。
・VCOの分周比Ｍは、
528〜65535（パルススワロー方式）、
または16〜4095（直接分周方式）が選べる。
・VCOからの入力周波数は、10(*)〜130MHz（パルススワロー方式）*;カタログ値の下限は30MHz
・XTの分周比Ｎは、次項に記載する。
・内部に汎用カウンターを持つ。IF周波数を読み取り、Loからの引き算をし、ヘテロダイン表示するような場合に有用である。
・ゲートタイムは、XTを3.6MHz,4.5MHz,7.2MHz,10.8MHzとしているときに、1,4,16,64msecより選択できる。
・汎用入出力ポートとして、OT-1,2,3の3ポートがある。他のIF入力ポートも汎用ポートに変更でき最大6ポートが使える。
・
●XTの分周比Ｎ
・XTの分周比Ｎは、あまり自由度はないが、以下より選べる。
21600,14400,10800,9000,7200,4500,4320,3600,3456,2880,2400,2304,2160,1800,1500,1440,
1200,1152,1080,900,864,800,720,576,500,450,432,400,360,
288,216,180,144,108,90,72,45,36
・XTを 3.6MHz, 4.5MHz, 7.2MHz, 10.8MHzとした時に、比較周波数 fref が、5kHz,10kHz,15kHz,50kHz等の割のよい周波数を選べるようになっている。
・fref＝10kHzとしたいときには、上記の分周比を10倍したのがXTの発振周波数(kHz)となり、12MHz, 9MHz, 8MHz, 5MHzも使用できる。
・同様にfref＝12.8kHzとしたいときのXTは、10.24MHz, 9.216MHz, 5.76MHzが使用できる。
・fref＝12.5kHz（GHｚVCOを８分周して100kHzおきにロックさせる時）としたいときのXTは、10MHz, 9MHz, 5MHzが使用できる。
これらの分周比は直接入力するのではなく、XTの周波数と比較周波数でセットする。
例えば、N=800を選ぶときは、以下の設定をする。
XT=7.2MHz fref=9kHz ∴N=7200/9=800
実際のシリアルデータは、アドレスｄ08ｈに引き続き送出する24ｂｉｔを
d0h+□□□□□□□□□□□□□□□□+R0+R1+R2+R3+□□+OSC1+OSC2
d0h+□□□□□□□□□□□□□□□□+ 1+ 0+ 0+ 1+□□+ 0+ 1
シリアルデータ
| R0 | R1 | R2 | R3 | fref | | R0 | R1 | R2 | R3 | fref | | | OSC1 | OSC2 | XT(MHz) |
|
| 0 | 0 | 0 | 0 | 0.5kHz | | 0 | 0 | 0 | 1 | *7.8125kHz | | | 0 | 0 | 3.6(MHz) |
| 1 | 0 | 0 | 0 | 1kHz | | 1 | 0 | 0 | 1 | 9kHz | | | 1 | 0 | 4.5(MHz) |
| 0 | 1 | 0 | 0 | 2.5kHz | | 0 | 1 | 0 | 1 | 10kHz | | | 0 | 1 | 7.2(MHz) |
| 1 | 1 | 0 | 0 | 3kHz | | 1 | 1 | 0 | 1 | 12.5kHz | | | 1 | 1 | 10.8(MHz) |
| 0 | 0 | 1 | 0 | 3.125kHz | | 0 | 0 | 1 | 1 | 25kHz | | | | | |
| 1 | 0 | 1 | 0 | *3.90625kHz | | 1 | 0 | 1 | 1 | 50kHz | | | | | |
| 0 | 1 | 1 | 0 | 5kHz | | 0 | 1 | 1 | 1 | 100kHz | | | | | |
| 1 | 1 | 1 | 0 | 6.25kHz | | | | | | | | | | | |
*印は、ＸＴ＝4.5ＭＨｚの時のみ有効。
なお、XTの保証動作周波数は、3.6MHｚ〜10.8MHｚである。
●使用回路例
・ 使用回路例を示す。位相比較器（PD)のAmpは外部に別置きする。2SK30A(Y)-2SC1815のLPFアンプとしている。
・2SC1815のベースバイアス（すなわち、2SK30Aのソース抵抗）を0.4〜0.6Vの範囲に調整する点に留意する。
・PDのトライステート出力端子（DO1）は、位相差のパルスが出力される。パルスがないときは、2SC1815はオープンとなりＣ（コレクタ）はVdd電位へ、逆にパルスが出力されたときは2SC1815はクローズとなり、ＣはGRD電位となるようなバイアスに調整する。
・2SK30A(Y)はＹランクを使い、ソース抵抗を300Ωとすると、Idssが3mAなのでその特性より、無信号時約0.5Vとなる。
●制御信号
信号は、レジスターアドレスを表す8bitデータに引き続き24bitデータをPICより送出（受信）することにより完結する。
入力レジスターへの書込み
・VCO分周比Ｍの設定
32bit=アドレスd0h + 16bit(Mの分周比）+8bit(Nの分周比とXTの周波数）
・汎用カウンター起動および汎用I/Oポートの設定
32bit=アドレスd2h + 24bit(汎用カウンターゲート、汎用I/Oポートの設定等）
出力レジスターの読み出し
・汎用カウンター測定値の読み出し
32bit=アドレスd1h + 24bit(汎用カウンターデータの読みこみ；TC9256P→PIC）
・ＰＬＬのロック状態等の読み出し
32bit=アドレスd3h + 24bit(PLLのロック状態、IOポートの値の読み出し；TC9256P→PIC）
●DDS_PLL VCOの構想
外部に接続するXTは、通常は固定xtal osc であるが、これに代わりDDS信号を入れて、PICでDDS周波数を制御すれば、DDS_PLL_VCOが出来上がる。
この制御ロジック構想の一例を示す。
IF=10.17MHｚ、14.15MHzをup hetroで受信する場合、Lo＝10.17+14.15＝24.32MHｚ
TC9256Pの設定は、XT=4.5MHｚ、fref=12.5kHzとしておく。すなわちN＝360
PICの内部レジスターを次のとおり定義する。
k; 8bit カウンターで エンコーダにより増減する。
エンコーダーの1stepを50Hzとすると 0〜255step すなわち0-12.8kHzの変化を記録する。
m[0],m[1]; レジスターk の上位カウンター で初期値＝1900とする。
これは、上図のVCO分周比；Mの値そのものとなる。
n[0],n[1];=360 XTの分周比
DDSからの信号周波数初期値＝4608kHz （∵4500*12.8/12.5）。k=0
TC9256Pに分周比 m＝1900 のシリアル信号を入れると
ロック周波数は、24,320,000Hz (∵4608/N *M=4608/360 *1900=24,320)--@
この時、エンコーダを100step=5000Hz動かすと k=k+100=100
DDS周波数＝4,608,000 +50*k * N/M の計算をさせ、
DDS=4,608,000+50*100 * 360/1900 =4,608,947Hz を得る
PLLのロック周波数は、4,608,947/360 *1900＝24,324,998Hz--A
これは、@の周波数に対して4,998Hz増加している。2Hzは、やむをえない誤差とする。
●制御プログラム
制御プログラムは、実際の製作記事を順次公開していくのでそれを参照頂きたい。
